数字逻辑与VHDL设计(第3版)(英文版)

第1章 设计概念 1
1.1 数字硬件 2
1.1.1 标准芯片 4
1.1.2 可编程逻辑器件 4
1.1.3 定制芯片 5
1.2 设计过程 6
1.3 数字硬件设计 8
1.3.1 基本设计环 8
1.3.2 计算机结构 9
1.3.3 数字硬件单元设计 12
1.4 本书中的逻辑电路设计 16
1.5 理论与实践 16
1.6 二进制数 17
1.6.1 十进制数和二进制数间的转换 18
参考文献 20

第2章 逻辑电路基础 21
2.1 变量与函数 22
2.2 求逆 25
2.3 直值表 26
2.4 逻辑门与网络 27
2.4.1 逻辑网络分析 29
2.5 布尔代数 31
2.5.1 维恩图 35
2.5.2 符号与术语 37
2.5.3 运算顺序 39
2.6 使用AND、OR和NOT逻辑门的综合 39
2.6.1 积和与和积 41
2.7 NAND和NOR逻辑网络 47
2.8 设计示例 52
2.8.1 三路灯控制 52
2.8.2 乘法器电路 53
2.9 CAD工具基础 56
2.9.1 设计输入 56
2.9.2 综合 58
2.9.3 功能仿真 59
2.9.4 物理设计 59
2.9.5 时序仿真 59
2.9.6 芯片配置 60
2.10 VHDL基础 60
2.10.1 VHDL中数字信号的表示 62
2.10.2 编写简单的VHDL代码 62
2.10.3 如何才能不编写VHDL代码 64
2.11 结论 65
2.12 例题 66
习题 69
参考文献 74

第3章 实现技术 77
3.1 晶体管开关 79
3.2 NMOS逻辑门 82
3.3 CMOS逻辑门 85
3.3.1 逻辑门电路的速度 91
3.4 负逻辑系统 91
3.5 标准芯片 95
3.5.1 400系列标准芯片 95
3.6 可编程逻辑器件 98
3.6.1 可编程逻辑阵列(PLA) 98
3.6.2 可编程阵列逻辑(PAL) 101
3.6.3 PLA和PAL的编程 103
3.6.4 复杂可编程逻辑器件(CPLD) 105
3.6.5 现场可编程门阵列 109
3.6.6 使用CAD工具实现CPLD和FPGA中的电路 114
3.6.7 CPLD和FPGA的应用 114
3.7 自定义芯片、标准单元和门 114
3.8 实际考虑 118
3.8.1 MOSFET制造与行为 118
3.8.2 MOSFET导通阻抗 121
3.8.3 逻辑门中的电压电平 122
3.8.4 噪声容限 123
3.8.5 逻辑门的动态操作 125
3.8.6 逻辑门的功率耗散 128
3.8.7 通过晶体管开关传递1和0 130
3.8.8 逻辑门的扇入和扇出 132
3.9 传输门 138
3.9.1 异或门 139
3.9.2 乘法器电路 140
3.10 SPLD、CPLD和FPGA的实现细节 140
3.10.1 FPGA中的实现 146
3.11 结论 149
3.12 例题 149
习题 157
参考文献 166

第4章 逻辑函数的优化实现 167
4.1 卡诺图 168
4.2 化简策略 176
4.2.1 术语 177
4.2.2 化简过程 179
4.3 和积形式的化简 182
4.4 不完全定义函数 184
4.5 多输出电路 186
4.6 多级综合 189
4.6.1 因式分解 190
4.6.2 功能分解 194
4.6.3 多级NAND和NOR电路 199
4.7 多级电路分析 200
4.8 立方表示 207
4.8.1 立方和超立方 207
4.9 化简的表格方法 211
4.9.1 素数生成 212
4.9.2 化简推导33 213
4.9.3 表格方法小结 219
4.10 化简的立方技术 220
4.10.1 基本的素数项确定 222
4.10.2 查找最小公倍数的完整过程 224
4.11 实际考虑 227
4.12 VHDL代码电路综合示例 228
4.13 结论 232
4.14 例题 233
习题 241
参考文献 246

第5章 数字表示和算术电路 249
5.1 数字系统中的数字表示 250
5.1.1 无符号整数 250
5.1.2 八进制和十六进制表示 250
5.2 无符号数的加法 252
5.2.1 分解的全加器 256
5.2.2 行波进位加法器 256
5.2.3 设计示例 258
5.3 有符号数 258
5.3.1 负数 258
5.3.2 加法和减法 262
5.3.3 加法器和减法器单元 266
5.3.4 R补方案？？？ 267
5.3.5 算术溢出 271
5.3.6 性能问题 272
5.4 快速加法器 273
5.4.1 前进位加法器 273
5.5 使用CAD工具设计算术电路 280
5.5.1 使用方案捕获设计算术电路 280
5.5.2 使用VHDL设计算术电路 283
5.5.3 VHDL代码中的数字表示 286
5.5.4 算术赋值语句 287
5.6 乘法 291
5.6.1 无符号数的进位乘法器 293
5.6.2 有符号数的乘法 293
5.7 其他数字表示 295
5.7.1 定点数 295
5.7.2 浮点数 297
5.7.3 二进制编码十进制表示 299
5.8 ASCII字符码 302
5.9 例题 305
习题 312
参考文献 316

第6章 组合电路构件块 317
6.1 乘法器 318
6.1.1 使用乘法器的逻辑函数的综合 323
6.1.2 使用香农扩展的乘法器综合 326
6.2 解码器 331
6.2.1 多路输出器 335
6.3 编码器 337
6.3.1 二进制编码器 337
6.3.2 优先编码器 338
6.4 编码转换器 339
6.5 算术比较电路 340
6.6 组合电路中的VHDL 341
6.6.1 赋值语句 341
6.6.2 选取信号的赋值 342
6.6.3 条件信号赋值 346
6.6.4 生成语句 350
6.6.5 并发与顺序赋值语句 352
6.6.6 过程语句 352
6.6.7 条件语句 358
6.6.8 VHDL运算符 361
6.7 结论 365
6.8 例题 365
习题 374
参考文献 379

第7章 触发器、寄存器、计数器和一个简单的处理器 381
7.1 基本锁存器 383
7.2 门控SR锁存器 385
7.2.1 门控SR锁存器与NAND逻辑门 387
7.3 门控D锁存器 388
7.3.1 传播延迟的效果 390
7.4 主从和边缘触发D锁存器 391
7.4.1 主从D锁存器 391
7.4.2 边缘触发D锁存器 391
7.4.3 D锁存器的清零与预置 395
7.4.4 锁存器时序参数 396
7.5 T锁存器 398
7.5.1 配置锁存器 399
7.6 JK锁存器 400
7.7 术语小结 401
7.8 寄存器 401
7.8.1 移位寄存器 401
7.8.2 并行访问移位寄存器 402
7.9 计数器 404
7.9.1 异步计数器 404
7.9.2 同步计数器 406
7.9.3 计数器与并联负载 411
7.10 重设同步 411
7.11 其他类型的计数器 415
7.11.1 BCD计数器 415
7.11.2 环形计数器 416
7.11.3 约翰逊计数器 417
7.11.4 计数器设计小结 418
7.12 使用存储元素与CAD工具 418
7.12.1 在方案中包含存储元素 418
7.12.2 为存储元素使用VHDL构件 421
7.13 使用寄存器与计数器及CAD工具 426
7.13.1 在方案中包含寄存器和计数器 426
7.13.2 VHDL代码中的寄存器和计数器 428
7.13.3 为寄存器和计数器使用VHDL顺序语句 430
7.14 设计示例 438
7.14.1 总线结构 438
7.14.2 简单处理器 450
7.14.3 反应定时器 463
7.14.4 寄存器传输级别(RTL)码 468
7.15 触发器电路的时序分析 469
7.16 结论 471
7.17 例题 472
习题 476
参考文献 483

第8章 同步顺序电路 485
8.1 基本设计步骤 487
8.1.1 状态图 487
8.1.2 状态表 489
8.1.3 状态赋值 489
8.1.4 触发器的选择/下一状态的推导与输出表示 491
8.1.5 时序图 492
8.1.6 设计步骤小结 494
8.2 状态赋值问题 497
8.2.1 单跳编码 500
8.3 米利状态模型 502
8.4 使用CAD工具设计有限状态机 507
8.4.1 摩尔型FSM的VHDL代码 508
8.4.2 VHDL代码的综合 510
8.4.3 电路仿真与测试 512
8.4.4 VHDL代码的一种替代样式 513
8.4.5 使用CAD工具时的设计步骤小结 513
8.4.6 在VHDL中指定状态赋值 515
8.4.7 使用VHDL定义米利FSM 517
8.5 串加器示例 519
8.5.1 用于串加器的米利型FSM 520
8.5.2 用于串加器的摩尔型FSM 522
8.5.3 用于串加器的VHDL代码 524
8.6 状态化简 528
8.6.1 分部化简过程 530
8.6.2 不完全定义的FSM 537
8.7 使用顺序电路方法设计计数器 539
8.7.1 模8计数器的状态图和状态表 539
8.7.2 状态赋值 539
8.7.3 使用D型触发器的实现 541
8.7.4 使用JK型触发器的实现 542
8.7.5 一个不同的计数器示例 547
8.8 FSM作为一个判决器电路 549
8.8.1 判决器电路的实现 553
8.8.2 为FSM最小化输出延时 556
8.8.3 小结 557
8.9 同步顺序电路分析 557
8.10 算术状态机(ASM)图 561
8.11 顺序电路的形式化模型 565
8.12 结论 566
8.13 例题 567
习题 576
参考文献 581

第9章 异步顺序电路 583
9.1 异步方式 584
9.2 异步电路分析 588
9.3 异步电路的综合 596
9.4 状态化简 609
9.5 状态赋值 624
9.5.1 瞬态图 627
9.5.2 推理未指定的下一状态输入 630
9.5.3 使用其他状态变量的状态赋值 634
9.5.4 单跳状态赋值 639
9.6 危害 640
9.6.1 静态危害 641
9.6.2 动态危害 645
9.6.3 危害的意义 646
9.7 一个完整的设计示例 648
9.7.1 自动售货机控制器 648
9.8 结论 653
9.9 例题 655
习题 663
参考文献 667

第10章 数字系统设计 669
10.1 构件块电路 670
10.1.1 带使能输入的触发器和寄存器 670
10.1.2 带使能输入的移位寄存器 672
10.1.3 静态随机访问存储器(SRAM) 674
10.1.4 PLD中的SRAM块 679
10.2 设计示例 679
10.2.1 位计数电路 679
10.2.2 ASM图隐时序信息 681
10.2.3 移加乘法器 683
10.2.4 除法器 692
10.2.5 算术平均 702
10.2.6 排序运算 708
10.3 时钟同步 719
10.3.1 相偏 719
10.3.2 触发器时序参数 720
10.3.3 触发器的异步输入 723
10.3.4 开关去抖 724
10.4 结论 724
习题 726
参考文献 730

第11章 逻辑电路测试 731
11.1 错误模型 732
11.1.1 Stuck-at模型 732
11.1.2 一个和多个错误 733
11.1.3 CMOS电路 733
11.2 一个测试集的复杂度 733
11.3 路径敏感 735
11.3.1 指定错误的检测 737
11.4 树形结构电路 739
11.5 随机测试 740
11.6 顺序电路测试 743
11.6.1 可测试性设计 743
11.7 内置自测 747
11.7.1 内置逻辑块观测器 751
11.7.2 签名分析 753
11.7.3 边界扫描 754
11.8 印制电路板 754
11.8.1 PCB测试 756
11.8.2 仪器 757
11.9 结论 758
习题 758
参考文献 761

第12章 计算机辅助设计工具 763
12.1 综合 764
12.1.1 网表生成 764
12.1.2 逻辑门优化 764
12.1.3 技术线路图 766
12.2 物理设计 770
12.2.1 布局 773
12.2.2 布线 774
12.2.3 静态时序分析 775
12.3 结论 777
参考文献 777

部分参考答案 779

插图：


So far we have assumed that the OR gates in a PAL，as in a PLA，connect directlv tOthe output pms ofthe chip.In many PALs extra circuitry is added at the output ofeach OR gate to provide additional flexibility.It is customary to use the term macrocell to refer tothe OR gate combined with the extra circuitry.An exarilpie of the flexibility that may be provided It a macrocell is given in Figure 3 29.The symbol labeled flip-flop represents a memory element?It stores the value produced by the OR gate output at a particular pointin time and can hold that value indefinitely.The flip-flop is controlled by the signal calledclock?When clock makes a transition from logic value 0 to 1.the flip.flop stores the valueat its D mput at that time and this value appears at the flip-flop’s Q output FIip-flops areusedtorimplementingmanytypes oflogic circuits，aswewill showinChapter7.
In section 2.8.2 we discussed a 2-to-1 multiplexer circuit.It has two data inputs.aselect input，and one output.The select input is used to choose one of the data inputs asthe multiplexer’s output.In Figure 3 29 a 2-to-1 multiplexer selects as an output from mePAL either the OR-gate output or the flip-flop output The multiplexer’s select line can beprogrammed to be either 0 or 1 Figure 3.29 shows another logic gate.called a tri.stateDuller,connectedbetweenthemultiplexerandthePALoutput.Wediscusstri.